2005年09月26日

重複ネットの処理

重複ネットの処理

Protel 99 SE とProtel(Altium Designer)では、回路図が同じでも異なったネットリストが出力される場合があります。

Protel や CircuitStudio で回路図を作成する場合にはワイヤによる接続だけでなく、種々のネットアイデンティファイヤを用いてネット名を付加することにより回路を接続します。また、階層回路図を作成する場合には同じネットに対して、階層の上位と下位の両方の回路図上でネット名を付加することができます。

このように回路上の同一ネットに対して、複数の箇所でネット名を付加することが可能すので、同じネットに対して異なったネット名を与えないように注意することが必要です。もし不注意によって、異なったネット名が同一ネット上に与えられていた場合には、エラーレポートでその箇所を特定し修正します。

しかし、図面の使いまわしやモジュールの共通使用のため、ネット名の修正がままならない場合があります。このような場合には、異なったネット名が重複している箇所を放置し、ソフトウェアにその処理をゆだねることになります。

この場合に問題になるのが、ソフトウェアの重複ネットの処理ルールです。そこでProtel 99 SE(SP6)とProtel(Altium Designer SP4)の処理ルールを調べてみたところ、双方に違いがあることがわかりました。このためProtel 99 SE でネットが正しく出力された回路図でも、Protel(Altium Designer)では正しく出力されない場合がありますので、古い回路図を再利用する場合には注意が必要です。

以下の回路図をご覧ください。

SCH.JPG

SCH1.JPG

SCH2.JPG

この回路図ではひとつのネットに "Clock" "Clock_ext" "Signal" の3種のネット名が重複して定義されています。またSheet2には Sheet1の使用されている "Clock" が別のネットに使用されています。本来はこのようなネットの重複は避けるべきなのですが、どうしても残ってしまうのが現実なのではないかと思います。

この回路図を、Protel 99 SE とProtel(Altium Designer)の双方に読み込みネットリストを出力すると、それぞれ異なったリストが出力されます。もちろんNet Identifire Scoope は Sheet Symbol Port Connections に設定してあります。

Protel 99 SE
99SE.JPG

Protel(Altium Designer)
2004.JPG

この結果をみると、Protel 99 SE では、階層上位で定義されたネット名 "Signal" が優先され、設計者の意図が反映されたネットリストが出力されています。一方 Protel(Altium Designer) では、下位回路図およびシートエントリに使用された"Clock" が優先され、Sheet2 にローカルに使用されている "Clock" との間でショートが発生しています。

この双方の仕様の違いは、ネット名重複の無い回路図を作成すれば問題にはなりませんが、Prtel 99 SE で検証を終えた回路として、Protel(Altium Designer)で再利用したい場合に問題になります。また、ある程度の重複を処理できる柔軟性がなければ、能率よく既存回路を再利用することができないのも現実です。このため、Protel(Altium Designer)でもProtel 99 SE と同様の結果が得られるよう、アルティウム社に改良をを申し入れております。

以上のように Protel 99 SE とProtel(Altium Designer)にはネット認識に差異がありますので、Protel 99 SE で作成された回路図を再利用される場合には、ネット名の重複を除去することが必要です。

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